Doktoraty Wydziału IET

mgr inż. Maciej Czekaj

Tematem rozprawy są metody sprzętowej akceleracji klasyfikatorów ruchu sieciowego. Autor pracuje w firmie technologicznej Semihalf, gdzie zajmuje się na co dzień platformami telekomunikacyjnymi. W ramach doktoratu wdrożeniowego uczestniczył w projekcie stworzenie inteligentnej karty sieciowej Kornik dla Ethernetu 400 Gb/s.

Obecny trend technologiczny prowadzi do skokowego wzrostu przepustowości sieci (standardy 100Gb i 400Gb Ethernet) przy stosunkowo powolnym wzroście mocy obliczeniowej procesorów. W efekcie powstaje konieczność przerzucania coraz to większej części zadań z procesora CPU na dedykowane układy sprzętowe takie jak inteligentne karty sieciowe (ang. Smart NIC).

Teza rozprawy zakłada, że właściwy dobór wielkości i architektury pamięci cache składającej dane o historii połączeń sieciowych umożliwia znaczącą akcelerację klasyfikowania ruch sieciowego, redukcję zajmowanych zasobów sprzętowych i pobieranej energii.

Wstępem do eksperymentów była analiza istniejących rozwiązań opartych o pamięć TCAM (Ternary Content Addressable Memory). Jak dowodzi literatura, są one bardzo wydajne i elastyczne ale cierpią na szereg problemów: wysokie zużycie energii, wysoki koszt, duża powierzchnia krzemu, i brak wydajnej realizacji w technologii FPGA. W efekcie omówiono zastosowanie pamięci cache, która odciąży główny układ TCAM, obsługując (cache’ując) większość zapytań.

W celu dowiedzenia tezy o wydajności pamięci cache zaprojektowano szereg eksperymentów symulacyjnych. Pierwsza symulacja dotyczyła modelowania pamięci cache, w układzie klasyfikatora pakietów. Symulacja korzystała z czterech różnych serii próbek sieciowych dostępnych publicznie dla badaczy. Eksperyment miał określić kluczowe parametry pamięci, dla których uzyskuje się wysoką efektywność (powyżej 90%). Badania wykazały, że czterodrożna pamięć o wielkości 8192 linii uzyskuje ten cel dla wszystkich próbek.

Drugi eksperyment symulacyjny dotyczył defragmentacji pakietów IP. Jest to bardzo istotne zagadnienie dla klasyfikatorów, które pracują tylko na kompletnych pakietach. Ta symulacja zamodelowała układ defragmentacji pakietów z pamięcią połączeń, która działała identycznie jak pamięć cache. Wykorzystana dwie kolekcje danych pochodzące od operatorów sieci szkieletowych w Japonii i Nowej Zelandii. Próbki zawierały niewielką ilość zdefragmentowanych pakietów (1%), więc eksperyment wzbogacono nowatorską techniką syntezy dużych próbek na podstawie danych źródłowych. Symulacja wykazała wysoką efektywność układu przy dwu- lub czterodrożnej pamięci i rozmiarze 128.

W niektórych segmentach rynku, jak komunikacja satelitarna lub firewalle wysokiej przepustowości, szczególną rolę odgrywają karty sieciowe zrealizowane w technologii FPGA. Implementacja takich rozwiązań pochłania dużą ilość zasobów sprzętowych a w szczególności pamięci Block RAM (BRAM). W związku z tym badania nad pamięcią są szczególnie ważne w tym zastosowaniu, co wykazano na podstawie omówienia projektu karty sieciowej Kornik dla Ethernetu 400 Gb/s. Omówiony w pracy moduł haszowania Toeplitza został zastosowany w układzie RSS (ang Receive Side Scaling) Kornika. Dodatkowym efektem pracy są plany wdrożenia wykonanego oprogramowania do symulacji jako środowiska testowania i prototypowania podsystemów FPGA.

Praca udostępniona publicznie:

hardware_acceleration_of_traffic_classifiers_for_high_throughput_ethernet.pdf
Recenzje:
recenzja_maciej_czekaj_prof._milik.pdf
recenzja_maciej_czekaj_prof._zatwarnicki.pdf

Ważne publikacje doktoranta:

1. Estimating the Memory Consumption of a Hardware IP Defragmentation Block., M. Czekaj, E. Jamro, K. Wiatr, Electronics, 2021, 10.16: 2015
2. Flow caching effectiveness in packet forwarding applications., M. Czekaj, E. Jamro, Computer Science, 2019, 20.